In einer überraschenden Wendung wird der Tensor G5-Chip von Google laut den neuesten Leaks unter Verwendung der neuesten 3nm-Technologie ‘N3P’ von TSMC hergestellt, was ihn zum ersten Chip macht, der den 3. Generation 3nm-Prozess verwendet. 
Damit geht Google der Konkurrenz voraus, da Apple voraussichtlich den 2. Generation 3nm-Prozess ‘N3E’ verwenden wird. Obwohl viele Details zum Tensor G5 noch unbekannt sind, verspricht der Chip einen erheblichen Leistungsschub durch Verbesserungen an der Tensor Processing Unit (TPU) und der CPU.
Der Tensor G5, der speziell für die Pixel-Geräte von Google entwickelt wurde, wird voraussichtlich mit einer leistungsfähigeren TPU ausgestattet sein, die bis zu 60 % mehr Leistung bietet, sowie einer 34 % schnelleren CPU. Diese Verbesserungen sollen das Pixel bei alltäglichen Aufgaben wie dem Surfen im Web und der Nutzung neuester KI-Funktionen reaktionsschneller machen. Google bleibt jedoch vage, wenn es um die genauen Spezifikationen des Herstellungsprozesses des Chips geht und erwähnt nur, dass der Tensor G5 auf einem ‘führenden 3nm-Prozess’ basiert. Obwohl ‘N3P’ nicht direkt genannt wird, deutet dies darauf hin, dass Google die fortschrittlichste Technologie von TSMC nutzt.
Der N3P-Prozess von TSMC bietet im Vergleich zum vorherigen N3E-Prozess einen Leistungszuwachs von 5 % bei gleichem Energieverbrauch oder alternativ eine Verbesserung der Energieeffizienz von bis zu 10 % bei gleicher Taktfrequenz. Diese Technologie verspricht nicht nur bessere Leistung, sondern auch eine verbesserte Akkulaufzeit und weniger Überhitzung, was für Nutzer mobiler Geräte von großem Vorteil ist. Google hat diese Informationen jedoch noch nicht offiziell bestätigt, sodass ein gewisses Maß an Skepsis angebracht ist.
Mit der bevorstehenden Veröffentlichung der Pixel 10-Serie werden voraussichtlich mehr Informationen bekannt, aber bereits jetzt ist klar, dass Google mit dem Tensor G5 erhebliche Fortschritte macht und seine Konkurrenten in Bezug auf den Herstellungsprozess von Chips möglicherweise überholt.